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Organización de Computadoras (Registro nro. 1162)

Detalles MARC
000 -CABECERA
campo de control de longitud fija 11784nam a22001937a 4500
003 - NUMERO DE CONTROL DE IDENTIFICACIÓN
campo de control OSt
005 - FECHA Y HORA DE LA ÚLTIMA TRANSACCIÓN
campo de control 20250403150306.0
008 - DATOS DE LONGITUD FIJA--INFORMACIÓN GENERAL
campo de control de longitud fija 240304b |||||||| |||| 00| 0 eng d
020 ## - NÚMERO INTERNACIONAL ESTÁNDAR DEL LIBRO (ISBN)
Número Internacional Estándar del Libro (ISBN) 970-17-0399-5
040 ## - FUENTE DE LA CATALOGACIÓN
Centro catalogador/agencia de origen B-ISTTENA
041 ## - CÓDIGO DE LENGUA
Código de lengua del texto/banda sonora o título independiente Esp
245 ## - MENCIÓN DE TÍTULO
Título Organización de Computadoras
Resto del título Un enfoque estructurado
Mención de responsabilidad, etc Andrew S. Tanenbaum
250 ## - MENCIÓN DE EDICIÓN
Mención de edición 1 era ed.
260 ## - PUBLICATION, DISTRIBUTION, ETC.
Lugar de publicación, distribución, etc. México.
Nombre del editor, distribuidor, etc. Tanenbaum,S.Andrew
Fecha de publicación, distribución, etc. 2000
300 ## - DESCRIPCIÓN FÍSICA
Extensión 669 pag.
Dimensiones 17 x 23 cm.
505 ## - NOTA DE CONTENIDO CON FORMATO
Nota de contenido con formato CONTENIDO.<br/>PREFACIO.<br/>1. INTRODUCCION.<br/>1.1 ORGANIZACION ESTRUCTURADA DE COMPUTADORAS 2.<br/>1.1.1 Lenguajes, niveles y maquinas virtuales 2.<br/>1.1.2 Maquinas multinivel contemporáneas 4.<br/>1.1.3 Evolución de las maquinas multinivel 8.<br/>1.2 ACONTECIMIENTOS IMPORTANTES EN ARQUITECTURA DE COMPUTADORAS 13.<br/>1.2.1 La generación cero - computadoras mecánicas (1642-1945) 13.<br/>1.2.2 La primera generación - bulbos (1945-1955) 16.<br/>1.2.3 La segunda generación - transistores 81955-1965) 18.<br/>1.2.4 La tercera generación - circuitos integrados (1965-1980) 21.<br/>1.2.5 La cuarta generación - integración a muy grande escala (1980-?) 23.<br/>1.3 EL ZOOLOGICO DE LAS COMPUTADORAS 24.<br/>1.3.1 Fuerzas tecnológicas y económicas 25.<br/>1.3.2 La gama de las computadoras 26.<br/>1.4 EJEMPLOS DE FAMILIAS DE COMPUTADORAS 29.<br/>1.4.1 Introducción al Pentium II 29.<br/>1.4.2 Introducción al UltraSPARC II 31.<br/>1.4.3 Introducción al picoJava II 34.<br/>1.5 BOSQUEJO DEL LIBRO 36. <br/>2. ORGANIZACION DE LOS SISTEMAS DE COMPUTADORA 39.<br/>2.1 PROCESADORES 39.<br/>2.1.1 Organización de la CPU 40.<br/>2.1.2 Ejecución de instrucciones 42.<br/>2.1.3 RISC versus CISC 46.<br/>2.1.4 Principios de diseños de la computadoras modernas 47.<br/>2.1.5 Paralelismo en el nivel de instrucciones 49.<br/>2.1.6 Paralelismo en el nivel de procesador 53.<br/>2.2 MEMORIA PRIMARIA 56.<br/>2.2.1 Bits 56.<br/>2.2.2 Direcciones de memoria 57.<br/>2.2.3 Ordenamiento de bytes 58.<br/>2.2.4 Códigos para corrección de errores 61.<br/>2.2.5 Memoria cache 65.<br/>2.2.6 Empaquetamiento y tipos de memorias.<br/>2.3 MEMORIA SECUNDARIA 68.<br/>2.3.1 Jerarquías de memoria 69.<br/>2.3.2 Discos magnéticos 70.<br/>2.3.3 Discos flexibles 73.<br/>2.3.4 Discos IDE 73.<br/>2.3.5 Discos SCSI 75.<br/>2.3.6 RAID 76.<br/>2.3.7 CD-ROM 80.<br/>2.3.8 CD grabables 84.<br/>2.3.9 CD reescribibles 86.<br/>2.3.10 DVD 86.<br/>2.4 ENTRADA/SALIDA 89.<br/>2.4.1 Buses 89.<br/>2.4.2 Terminales 91.<br/>2.4.3 Ratones 99.<br/>2.4.4 Impresoras 101.<br/>2.4.5 Módems 106.<br/>2.4.6 Códigos de caracteres 109.<br/>2.5 RESUMEN 113.<br/>3. EL NIVEL DE LOGICA DIGITAL.<br/>3.1 COMPUERTAS Y ALGEBRA BOOLEANA.<br/>3.1.1 Compuertas 118.<br/>3.1.2 Algebra booleana 120.<br/>3.1.3 Implementación de sistemas booleanas 122.<br/>3.1.4 Equivalencias de circuitos 123.<br/>3.2 CICUITOS LOGICOS DIGITALES BASICOS 128.<br/>3.2.1 Circuitos integrados 128.<br/>3.2.2 Circuitos combinacionales 129.<br/>3.2.3 Circuitos aritméticos 134.<br/>3.2.4 Relojes 139.<br/>3.3 MEMORIA 141.<br/>3.3.1 Latches 141.<br/>3.3.2 Flips-flops 143.<br/>3.3.3 Registros 145.<br/>3.3.4 Organización de la memoria 146.<br/>3.3.5 Chips de memoria 150.<br/>3.3.6 Las memorias RAM y las ROM 152.<br/>3.4 CHIPS DE CPU Y BUSES 154.<br/>3.4.1 Chips de CPU 154.<br/>3.4.2 Buses de computadoras 156.<br/>3.4.3 Ancho de bus 165.<br/>3.4.4 Temporización del bus 165.<br/>3.4.5 Arbitraje del bus 165.<br/>3.4.6 Operaciones del bus 167.<br/>3.5 EJEMPLOS DE CHIPS CPU 170.<br/>3.5.1 El Pentium II 170.<br/>3.5.2 El UltraSPARC II 176.<br/>3.5.3 El picoJava II 179.<br/>3.6 EJEMPLOS DE BUSES 181.<br/>3.6.1 El bus ISA 181.<br/>3.6.2 El bus PCI 183.<br/>3.6.3 El bus serial universal 189.<br/>3.7 INTERFACES 193.<br/>3.7.1 Chips DE E/S 193.<br/>3.7.2 Decodificacion de direcciones195.<br/>3.8 RESUMEN 198.<br/>4. EL NIVEL DE MICROARQUITECTURA 203.<br/>4.1 UN EJEMPLO DE MCROARQUITECTURA 203.<br/>4.1.1 La trayectoria de datos 204.<br/>4.1.2 Microinstrucciones 211.<br/>4.1.3 Control de microinstrucciones: el Mic-1 213.<br/>4.2 UN EJEMPLO DE ISA: IJVM 218.<br/>4.2.1 Pilas 218.<br/>4.2.2 El modelo de memoria IJVM 220.<br/>4.2.3 El conjunto de instrucciones IJVM 222.<br/>4.2.4 Compilación de Java a IJVM 226.<br/>4.3 UN EJEMPLO DE IMPLEMENTACION 227.<br/>4.3.1 Microinstrucciones y notación 227.<br/>4.3.2 Implementación de IJVM utilizando el Mic-1 232.<br/>4.4 DISEÑO DEL NIVEL DE MICROARQUITECTURA 243.<br/>4.4.1 Rapidez versus costo 243.<br/>4.4.2 Reducción de la longitud de la trayectoria de ejecución 245.<br/>4.4.3 Un diseño con prebusqueda: el Mic-2 253.<br/>4.4.4 Un diseño con filas de procesamiento de siete etapas: el Mic- 4 260.<br/>4.5 MEJORAMIENTO DEL DESEMPEÑO 264.<br/>4.5.1 Memoria cache 265.<br/>4.5.2 Predicción de ramificaciones 270.<br/>4.5.3 Ejecución fuera de orden y cambio de nombre de registros 276.<br/>4.5.4 Ejecución especulativa 281.<br/>4.6 EJEMPLOS DE NIVEL MICROARQUITECTURA 283.<br/>4.6.1 La microarquitectura de la CPU Pentium II 283.<br/>4.6.2 La microarquitectura de la CPU UltraSPARC II 288.<br/>4.6.3 La microarquitectura de la CPU picoJava II 291.<br/>4.6.4 Comparación del Pentium, UltraSPARC y picoJava 296.<br/>4.7 RESUMEN 298.<br/>5. EL NIVEL DE ARQUITECTURA DEL CONJUNTO DE INSTRUCCIONES.<br/>5.1 GENERALIDADES DEL NIVEL ISA 305.<br/>5.1.1 Propiedades del nivel ISA 305.<br/>5.1.2 Modelos de memoria 307.<br/>5.1.3 Registros 309.<br/>5.1.4 Instrucciones 311.<br/>5.1.5 Generalidades del nivel ISA del Pentium II 311.<br/>5.1.6 Generalidades del nivel ISA del UltraSPARC II 313.<br/>5.1.7 Generalidades del nivel ISA de la maquina virtual Java 317.<br/>5.2 TIPOS DE DATOS 318.<br/>5.2.1 Tipos de datos numéricos 319.<br/>5.2.2 Tipos de datos no numéricos.<br/>5.2.3 Tipos de datos en el Pentium II 321.<br/>5.3.4 Tipos de datos en el UltraSPARC II 321.<br/>5.2.5 Tipos de de datos en la Maquina Virtual Java 321.<br/>5.3 FORMATOS DE INSTRUCCIONES 322.<br/>5.2.1 Criterios de diseño para los formatos de instrucciones 322.<br/>5.3.2 Expansión de códigos de operación 325.<br/>5.3.3 Los formatos de instrucciones Pentium 327.<br/>5.3.4 Los formatos de instrucciones del UltraSPARC II 328.<br/>5.3.5 Los formatos de instrucciones de la JVM 330.<br/>5.4 DIRECCIONAMIENTO 332.<br/>5.4.1 Modos de direccionamiento 333.<br/>5.4.2 Direccionamiento inmediato.<br/>5.4.3 Direccionamiento directo 334.<br/>5.4.4 Direccionamiento por registro 334.<br/>5.4.5 Direccionamiento indirecto por registro 335.<br/>5.4.6 Direccionamiento indexado 336.<br/>5.4.7 Direccionamiento basado indexado 338.<br/>5.4.8 Direccionamiento de pila 338.<br/>5.4.9 Modos de direccionamiento para instrucciones de ramificación 341.<br/>5.4.10 Ortogonalidad de códigos de operación y modos de direccionamiento 342.<br/>5.4.11 Modos de direccionamiento del Pentium II 344.<br/>5.4.12 Modos de direccionamiento del UltraSPARC II 346.<br/>5.4.13 Modos de direccionamiento de la JVM 346.<br/>5.4.14 Análisis de los modos de direccionamiento 347.<br/>5.5 TIPOS DE INSTRUCCIONES 348.<br/>5.5.1 Instrucciones de movimientos de datos 348.<br/>5.5.2 Operaciones diádicas 349.<br/>5.5.3 Operaciones monódicas 350.<br/>5.5.4 Comparaciones y ramificaciones condicionales 352.<br/>5.5.5 Instrucciones de llamada a procedimientos 353.<br/>5.5.6 Control de ciclos 354.<br/>5.5.7 Entrada/Salida 356.<br/>5.5.8 Las instrucciones del Pentium II 359.<br/>5.5.9 Las instrucciones del UltraSPARC II 362.<br/>5.5.10 Las instrucciones del picoJava II 364.<br/>5.5.11 Comparación de conjuntos de instrucciones 369.<br/>5.6 FLUJO DE CONTROL 370.<br/>5.6.1 Flujo de control secuencial y ramificaciones 371.<br/>5.6.2 Procedimientos 372.<br/>5.6.3 Corrutinas 376.<br/>5.6.4 Trampas 379.<br/>5.6.5 Interrupciones 379.<br/>5.7 UN EJEMPLO DETALLADO: LAS TORRES DE HANOI 383.<br/>5.7.1 Las Torres de Hanoi en lenguaje ensamblador del Pentium II 384.<br/>5.7.2 Las Torres de Hanoi en lenguaje ensamblador del UltraSPARC II 384<br/>5.7.3 Las Torres de Hanoi en lenguaje ensamblador de la JVM 386.<br/>5.8 EL IA-64 DE INTEL 388.<br/>5.8.1 El problema de Pentium II 390.<br/>5.8.2 El modelo IA-64: Computación con instrucciones explícitamente paralelas 391.<br/>5.8.3 Predicación 393.<br/>5.8.4 Cargas especulativas 395.<br/>5.8.5 Los pies en la tierra 396.<br/>5.9 RESUMEN 397.<br/>6. EL NIVEL DE MAQUINA DE SISTEMA OPERATIVO.<br/>6.1 MEMORIA VIRTUAL 404.<br/>6.1.1 Paginación 405.<br/>6.1.2 Implementación de la paginación 407.<br/>6.1.3 Paginación por demanda y modelo de conjunto de trabajo 409.<br/>6.1.4 Política de reemplazo de paginas 412.<br/>6.1.5 Tamaño de pagina y fragmentación 414.<br/>6.1.6 Segmentación 418.<br/>6.1.7 Implementación de la segmentación 418.<br/>6.1.8 Memoria virtual el Pentium II 421.<br/>6.1.9 Memoria virtual en el UltraSPARC II 426.<br/>6.1.10 Memoria virtual y uso de caches 428.<br/>6.2 INSTRUCCIONES DE E/S VIRTUALES 429.<br/>6.2.1 Archivos 430.<br/>6.2.2 Implementación de instrucciones de E/S virtuales 431.<br/>6.2.3 Instrucciones para gestión de directorios 435.<br/>6.3 INSTRUCCIONES VIRTUALES PARA PROCESAMIENTO EN PARALELO 436.<br/>6.3.1 Creación de procesos 437.<br/>6.3.2 Condiciones de competencia 438.<br/>6.3.3 Sincronización de procesos con semáforos 442.<br/>6.4 EJEMPLOS DE SISTEMAS OPERATIVOS 446.<br/>6.4.1 Introducción 446.<br/>6.4.2 Ejemplos de memoria virtual 455.<br/>6.4.3 Ejemplos de E/S virtual 459.<br/>6.4.4 Ejemplos de gestión de procesos 470.<br/>6.5 RESUMEN 476.<br/>7. EL NIVEL DE LENGUAJE DE ENSAMBLADOR 484.<br/>7.1.1 ¿Que es un lenguaje ensamblador? 484.<br/>7.1.2 ¿Por que usar lenguaje ensamblador? 485.<br/>7.1.3 Formato de enunciado en lenguaje ensamblador 488.<br/>7.1.4 Seudoinstrucciones 491.<br/>7.2 MACROS 494.<br/>7.2.1 Definición, llamada y expansión de macros 494.<br/>7.2.2 Macros con parámetros 496.<br/>7.2.3 Características avanzadas 497.<br/>7.2.4 Implementación de un recurso de macros en un ensamblador 498.<br/>7.3 EL PROCESO DE ENSAMBLADO 498.<br/>7.3.1 Ensambladores de dos pasadas 498.<br/>7.3.2 Primera pasada 499.<br/>7.3.3 Segunda pasada 502.<br/>7.3.4 La tabla de símbolos 505.<br/>7.4 ENLAZADO Y CARGA 506.<br/>7.4.1 Tareas que realiza el enlazador 508.<br/>7.4.2 Estructura de un modulo objeto 511.<br/>7.4.3 Tiempo de ligado y reubicación dinámica 512.<br/>7.4.4 Enlazado dinámico 515.<br/>7.5 RESUMEN 519.<br/>8. ARQUITECTURAS DE COMOUTADORAS PARALELAS 523.<br/>8.1 ASPECTOS DEL DISEÑO DE COMPUTADORAS PARALELAS 524.<br/>8.1.1 Modelos de comunicación 526.<br/>8.1.2 Redes de interconexión 530.<br/>8.1.3 Desempeño 539.<br/>8.1.4 Software 545.<br/>8.1.5 Taxonomía de computadoras paralelas 551.<br/>8.2 COMPUTADORAS SIMD 554.<br/>8.2.1 Arreglos de procesadores 554.<br/>8.2.2 Procesadores vectoriales 555.<br/>8.3 MULTIPLOCESADORES COPN MEMORIA COMPARTIDA 559.<br/>8.3.1 Semántica de la memoria 559.<br/>8.3.2 Arquitecturas SMP basadas en el bus UMA 564.<br/>8.3.3 Multiprocesadores UMA que usan conmutadores de barras cruzadas 569.<br/>8.3.4 Multiprocesadores UMA que usan redes conmutación multietapas 571.<br/>8.3.5 Multiprocesadores NUMA 573.<br/>8.3.6 Multiprocesadores NUMA con coherencia de cache 575.<br/>8.3.7 Multiprocesadores COMA 585.<br/>8.4 MULTICOMPUTADORAS DE TRANSFERENCIA DE MENSAJES 586.<br/>8.4.1 Procesadores masivamente paralelos (MPP) 587.<br/>8.4.2 Cúmulos de estaciones de trabajo (COW) 592.<br/>8.4.3 Planificación 593.<br/>8.4.4 Software de comunicación para multicomputadoras 598.<br/>8.4.5 Memoria compartida en el nivel de aplicaciones 601.<br/>8.5 RESUMEN 609.<br/>9. LISTA DE LECTURAS Y BIBLIOGRAFIA.<br/>9.1 SUGERENCIAS PARA LECTURAS ADICIONALES 613.<br/>9.1.1 Introducción y obras generales 613.<br/>9.1.2 Organización de sistemas de computo 614.<br/>9.1.3 El nivel de lógica digital 615.<br/>9.1.4 El nivel de microarquitectura 616.<br/>9.1.5 El nivel de arquitectura del conjunto de instrucciones 617.<br/>9.1.6 El nivel de maquina de sistema operativo 617.<br/>9.1.7 El nivel de lenguaje ensamblador 618.<br/>9.1.8 Arquitecturas de computadoras paralelas 618.<br/>9.1.9 Números binarios y de punto flotante 620.<br/>9.2 BIBLIOGRAFIA EN ORDEN ALFABETICO 620.<br/>A NUMEROS DE BINARIOS 631.<br/>A.1 NUMEROS DE PRESICION FINITA 631.<br/>A.2 SISTEMAS NUMERICOS CON BASE 633.<br/>A.3 CONVERSION DE UNA BASE A OTRA 635.<br/>A.4 NUMEROS BINARIOS NEGATIVOS 637.<br/>A.5 ARITMETICA BINARIA 640.<br/>B NUMEROS DE PUNTO FLOTANTE 643.<br/>B.1 PRINCIPIOS DE PUNTO FLOTANTE 644.<br/>B.2 ESTANDAR DE PUNTO FLOTANTE IEEE 754 646.<br/>INDICE.<br/><br/><br/><br/>
650 ## -
Término de materia o nombre geográfico como elemento de entrada Universitarios.
942 ## - ELEMENTOS DE PUNTO DE ACCESO ADICIONAL (KOHA)
Código de la institución [OBSOLETO] B-ISTTENA
Tipo de ítem Koha Libros
Fecha de adquisición 04/03/2024
Fecha de Catalogación 04/03/2024
Catalogador Gonzalo
Existencias
Localización permanente Fecha de adquisición Fuente de adquisición Número de inventario Código de barras Número de copia Costo, precio normal de compra Tipo de ítem Koha
Instituto Superior Tecnológico Tena 03/04/2024 Donacion B-ISTTENA ISTT-DS-0286 Eje.1/1 40.00 Libros
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